【成果推介】一种基于相位内插的高精度相位调节与测量系统及方法

【应用行业】机械制造

【技术领域】电子信息技术

【知识产权】发明专利

【成果完成单位】华中师范大学

【成果完成人姓名】陈凯、宋昕悦

【完成人团队简介】团队主要研究方向：1前沿探测器读出电子学系统2高速数据传输与实时信号处理3精密时间与波形测量、时钟分发4机器学习在粒子物理实验中的应用5专用模拟集成电路

【成果完成时间】2021-10-28

【专利号】CN2021112654196

【授权日期】2024-03-22

【技术成熟度】研发阶段

【应用背景】随着大型科学实验规模的增大，精确的时间信息对于实验数据的后期分析越来越重要。时间信息的获取依赖于高精度的时钟分发系统，而时钟相位的精确测量则是时钟分发系统的核心技术。

现有的常用技术主要基于可编程器件FPGA(现场可编程门阵列)，以固件的方式实现对时钟的相位测量。其中一种方法采用FPGA内部的普通锁相环(PLL)或者外部可控晶振产生一个与被测时钟频率fin接近的新的时钟fs。如附图1所示，fs控制相位计数器，同时fs(图1的范例中其频率稍高于fin)对被测频率为fin的时钟进行采样。采样结果的下降沿所对应的相位计数器的值即fin时钟上升沿所处相位。图一所示两个被测时钟相位分别是M与M+2。该方法的测量分辨等于两个不同频率时钟的周期之差。基于当前最先进FPGA的内部PLL大约可以实现约6皮秒的测量步长。由于FPGA内部普通锁相环PLL的输出时钟晃动较大(通常标准差接近10皮秒)，一方面会使得获取准确的输出相位平均值所需测量的次数与测量时间较大，另一方面也会劣化测量的精度。另一类方法采用FPGA管脚附带的可控延迟链，其测量分辨和精度同样可达到10皮秒的量级。这类方法的明显缺陷是，为了覆盖较大测量范围，需要级联多个延迟链，而且每个测量通道需要单独的延迟链，硬件和固件资源消耗大。

【成果简介】本成果涉及一种高精度相位调节与测量系统及方法，尤其是涉及一种基于相位内插的高精度相位调节与测量系统及方法。包括采样时钟产生模块：基于赛林斯FPGA内高速收发器的相位调节模块生成采样时钟fs；相位计数器：由生成的采样时钟fs控制的计数器，计数器的值代表相位值；被测通道：用于测量被测时钟的相位；本成果采用赛林斯FPGA内高速收发器中的相位内插模块，匀速高分辨率地调节其输出时钟相位，等效产生晃动小的新时钟。相比于采用片内普通锁相环PLL，该时钟抖动小约5倍。该测量系统的分辨率可接近1皮秒，相位测量精度可小于500飞秒。

【成果图片】

【联系方式】段治国、安红高、刘树楠、吴涛，02767868068，02767868067，02767862769